线性电源电路pdf

  一种线性电源电路包括：输出级，所述输出级被提供在输入电压被施加到的输入端子与输出电压被施加到的输出端子之间，并且包括彼此并联连接的第一输出晶体管和第二输出晶体管；驱动器，所述驱动器被配置为基于基于所述输出电压的电压与基准电压之间的差来驱动所述第一输出晶体管和所述第二输出晶体管；以及电位差抑制器，所述电位差抑制器被配置为抑制所述第一输出晶体管的控制端子与所述第二输出晶体管的控制端子之间的电位差。

  (19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116940913 A (43)申请公布日 2023.10.24 (21)申请号 6.2 (74)专利代理机构 北京银龙知识产权代理有限 公司 11243 (22)申请日 2022.02.18 专利代理师 龚伟王玉瑾 (30)优先权数据 (51)Int.Cl . 2021.03.04 JP G05F 1/56 (2006.01) (85)PCT国际申请进入国家阶段日 2023.09.01 (86)PCT国际申请的申请数据 PCT/JP2022/006584 2022.02.18 (87)PCT国际申请的公布数据 WO2022/185945 JA 2022.09.09 (71)申请人 罗姆股份有限公司 地址 日本京都府 (72)发明人 田古部勋 权利要求书2页 说明书10页 附图9页 (54)发明名称 线)摘要 一种线性电源电路包括：输出级，所述输出 级被提供在输入电压被施加到的输入端子与输 出电压被施加到的输出端子之间，并且包括彼此 并联连接的第一输出晶体管和第二输出晶体管； 驱动器，所述驱动器被配置为基于基于所述输出 电压的电压与基准电压之间的差来驱动所述第 一输出晶体管和所述第二输出晶体管；以及电位 差抑制器，所述电位差抑制器被配置为抑制所述 第一输出晶体管的控制端子与所述第二输出晶 体管的控制端子之间的电位差。 A 3 1 9 0 4 9 6 1 1 N C CN 116940913 A 权利要求书 1/2页 1.一种线性电源电路，包括： 输出级，所述输出级在输入电压被施加到的输入端子与输出电压被施加到的输出端子 之间，所述输出级包括彼此并联连接的第一输出晶体管和第二输出晶体管； 驱动器，所述驱动器被配置为基于基于所述输出电压的电压与基准电压之间的差来驱 动所述第一输出晶体管和所述第二输出晶体管；以及 电位差抑制器，所述电位差抑制器被配置为抑制所述第一输出晶体管的控制端子与所 述第二输出晶体管的控制端子之间的电位差。 2.依据权利要求1所述的线性电源电路，其中 所述电位差抑制器被配置为 监测所述第一输出晶体管的所述控制端子处的电压与所述第二输出晶体管的所述控 制端子处的电压之间的电压差， 如果所述电压差等于或大于预定值，则输出控制信号以控制所述第一输出晶体管和所 述第二输出晶体管的所述控制端子处的所述电压中的至少一个，以便减小所述第一输出晶 体管和所述第二输出晶体管的所述控制端子之间的所述电位差。 3.依据权利要求2所述的线性电源电路，其中 所述电位差抑制器包括运算放大器，并且 所述运算放大器输出所述控制信号。 4.依据权利要求3所述的线性电源电路，其中 所述运算放大器具有输入偏移电压， 所述运算放大器的非反相输入端子连接到所述第一输出晶体管的所述控制端子，并且 所述运算放大器的反相输入端子和输出端子连接到所述第一输出晶体管的所述控制 端子。 5.依据权利要求4所述的线性电源电路，其中 所述运算放大器包括： 第一输入差分对晶体管，所述第一输入差分对晶体管连接到所述第一输出晶体管的所 述控制端子； 第二输入差分对晶体管，所述第二输入差分对晶体管连接到所述第二输出晶体管的所 述控制端子；以及 电流镜电路，所述电流镜电路被配置为向所述第一输入差分对晶体管供给第一电流， 并且向所述第二输入差分对晶体管供给作为所述第一电流的镜像电流的第二电流，并且 所述输入偏移电压通过以下中的任一个来产生： 利用MOS晶体管作为所述第一输入差分对晶体管和所述第二输入差分对晶体管， 并且给予所述MOS晶体管不同的沟道宽度与沟道长度比，或 通过给予所述第一电流和所述第二电流不同的值。 6.依据权利要求1至5中任一项所述的线性电源电路，还包括： 电阻器，所述电阻器在所述第一输出晶体管和所述第二输出晶体管的所述控制端子之 间；以及 电容器，所述电容器的一个端子连接到所述输入端子，并且所述电容器的另一个端子 连接到所述电阻器与所述第二输出晶体管的所述控制端子之间的连接节点。 2 2 CN 116940913 A 权利要求书 2/2页 7.依据权利要求6所述的线性电源电路，其中 所述电容器是所述第二输出晶体管的寄生电容器。 8.依据权利要求6或7所述的线性电源电路，其中 所述电容器的电容值高于所述输出晶体管的连接到所述输入端子的第一端子与所述 第一输出晶体管的所述控制端子之间的电容的电容值。 9.依据权利要求6至8中任一项所述的线性电源电路，其中， 所述电容器包括电容，所述电容不同于存在于所述第二输出晶体管的连接到所述输入 端子的所述第一端子与所述第二输出晶体管的所述控制端子之间的寄生电容。 10.根据权利要求1至9中任一项所述的线性电源电路，其中， 所述第一输出晶体管和所述第二输出晶体管具有不一样的尺寸。 11.依据权利要求10所述的线性电源电路，其中 所述第二输出晶体管的尺寸大于第一输出晶体管的尺寸。 12.依据权利要求1至11中任一项所述的线性电源电路，其中， 所述输出级被配置为PMOS源极接地电路。 13.一种车辆，包括根据权利要求1至12中任一项所述的线页 线性电源电路 技术领域 [0001] 本文公开的发明涉及线性电源电路。 背景技术 [0002] 线性电源电路(诸如LDO(低压差)类型的线性电源电路)被用作各种设备中的电 源。 [0003] 对于线性电源电路，优选的是，即使在输出电容器中的电容值减小的情况下，相位 补偿在没有电路面积的极大增加的情况下也是可能的。 [0004] 与上面提到的技术相关的已知技术的示例在下面标识的专利文献1中看到。 [0005] 现存技术文献 [0006] 专利文献 [0007] 专利文献1：日本特开2020‑071681号公报 [0008] 图10是示出根据专利文献1的已知线性电源电路的示意图。 [0009] 已知的线性电源电路包括输入端子T1、输出端子T2、第一输出晶体管1、驱动器2、 基准电压发生器3和相位补偿电路8。它还具有外部地连接到它的输出电容器6和负载7。线 性电源电路使输入电压VIN降压(降低)以产生输出电压VOUT并将输出电压VOUT供应给负载 7。第一输出晶体管1的电导率以及稍后将描述的第二输出晶体管81的电导率(换句话说，其 接通电阻值)利用栅极信号G1来控制。在图10所示的配置中，第一输出晶体管1和第二输出 晶体管81利用PMOSFET(P沟道MOSFET)来实施。因此，随着栅极信号G1的电压电平降低，第一 输出晶体管1和第二输出晶体管81的电导率增加，并且输出电压VOUT上升。 [0010] 驱动器2包括差分放大器21、电容22、PMOSFET 23、电流放大器24和设置在电流镜 电路中的PMOSFET 25。 [0011] 电容22的一个端子被供给差分放大器21的输出，并且电容22的另一个端子被供给 接地电位。因此，差分放大器21和电容22之间的连接节点在高频带中接地，并且这有助于实 现驱动器2的快速响应。 [0012] 相位补偿电路8包括第二输出晶体管81、电阻器82和电容器83。 [0013] 电阻器82的一个端子连接到第一输出晶体管1的栅极和设置在电流镜电路中的 PMOSFET 25的栅极，并且电阻器82的另一个端子连接到第二输出晶体管81的栅极。电容器 83连接在第二输出晶体管81的栅极和源极之间。 [0014] 现在，将给出作为已知技术的示例的图10所示的线性电源电路中的相位补偿电路 8的功能的描述。图11是示出第一输出晶体管1和相位补偿电路8的传递函数的增益响应的 示意图。第一极点频率FP1’是可归因于寄生电容CPD的第一极点的频率。第一输出晶体管1 的传递函数的第一极点是与输出电容器6无关的极点。 [0015] 通过具有连接到其栅极的CR电路(电阻器82和电容器83)的第二输出晶体管81的 电流引起第一极点频率FP1’移位到与不提供相位补偿电路8的情况(粗虚线)相比更低的范 围。这导致与第一极点频率FP1’没有移位到更低范围的情况相比在高于第一极点频率FP1’ 4 4 CN 116940913 A 说明书 2/10页 的范围内的更低增益。 [0016] 此外，由于第一输出晶体管1和第二输出晶体管81彼此并联连接并且第一输出晶 体管1不受电阻器82影响，第二极点在其移位到更低范围之前出现在第一极点频率FP1’的 原始位置处，第二极点处的频率是第二极点频率FP2’。第一极点频率FP1’到更低范围的移 位和所产生的增益下降引起过零频率FZC’移位到更低范围。 [0017] 第一极点频率FP1’和第二极点频率FP2’与图10所示的线性电源电路和输出电容 器6的传递函数的第二极点频率相关。因此，与不提供相位补偿电路8的情况相比，相位补偿 电路8可以将图10所示的线性电源电路和输出电容器6的传递函数的第二极点频率移位到 更低的范围。与不提供相位补偿电路8的情况相比，移位允许相位补偿电路8在高于图10所 示的线性电源电路和输出电容器6的传递函数的第二极点频率的范围内降低图10所示的线 性电源电路和输出电容器6的传递函数的增益。这导致图10所示的线性电源电路和输出电 容器6的传递函数的过零频率移位到更低的范围。因此，即使在输出电容器6中的电容减小 的情况下，图10所示的线性电源电路也可通过相位补偿电路8的单独添加(即，在没有电 路面积的极大增加的情况下)来实现相位补偿。 发明内容 [0018] 发明要解决的课题 [0019] 图12是示出在图10所示的线性电源电路中输入电压VIN、分别地第一输出晶体管1 和第二输出晶体管81的栅极电压以及输出电压VOUT之间的关系的示意图。在图12中，竖直 轴表示电压，并且水平轴表示时间。因此，图12示出了输入电压VIN、输出电压VOUT、驱动第 一输出晶体管1的栅极电压VPG(栅极信号G1)以及驱动第二输出晶体管81的栅极电压VPGF 中的每一个随时间的变化。 [0020] 图12揭示了以下内容。在输入电压VIN开始从4.75V上升到16V的时间点t1处，栅极 电压VPG和VPGF都开始上升。然而，注意输入电压VIN结束上升的时间点，当栅极电压VPG已 经上升到一定电平时，该时间点处的栅极电压VPGF的电平低于栅极电压VPG的电平，并且这 可以产生来自栅极电压VPG的上升的延迟。这可归因于相位补偿电路8中的CR电路(电阻器 82和电容器83)。 [0021] 用于解决课题的手段 [0022] 根据本文公开的内容的一个方面，一种线性电源电路包括：输出级，所述输出级在 输入电压被施加到的输入端子与输出电压被施加到的输出端子之间，所述输出级包括彼此 并联连接的第一输出晶体管和第二输出晶体管；驱动器，所述驱动器被配置为基于基于所 述输出电压的电压与基准电压之间的差来驱动所述第一输出晶体管和所述第二输出晶体 管；以及电位差抑制器，所述电位差抑制器被配置为抑制所述第一输出晶体管的控制端子 与所述第二输出晶体管的控制端子之间的电位差。 [0023] 根据本文公开的另一方面，一种车辆包括如上所述的那样配置的线] 根据本文公开的本发明，能抑制由可归因于用于相位补偿的电阻器和电容器的 延迟引起的输出电压中的过冲。 5 5 CN 116940913 A 说明书 3/10页 附图说明 [0026] 图1是示出根据第一实施方式的线性电源电路的一个配置示例的示意图。 [0027] 图2是示出运算放大器的一个配置示例的示意图。 [0028] 图3是示出电流放大器的一个配置示例的示意图。 [0029] 图4是示出在图1所示的线性电源电路中第一和第二输出晶体管的栅极电压与输 出电压之间的关系的示意图。 [0030] 图5是示出根据第二实施方式的线性电源电路的配置示例的示意图。 [0031] 图6是示出电流放大器的另一配置示例的示意图。 [0032] 图7是示出根据第三实施方式的线性电源电路的配置示例的示意图。 [0033] 图8是半导体集成电路装置的外部视图。 [0034] 图9是车辆的外部视图。 [0035] 图10是示出根据专利文献1的线性电源电路的一个配置示例的示意图。 [0036] 图11是示出图10所示的线性电源电路和输出电容器的传递函数的增益响应的示 意图。 [0037] 图12是示出在图10所示的线性电源电路中第一和第二输出晶体管的栅极电压与 输出电压之间的关系的示意图。 具体实施方式 [0038] 在本说明书里面，恒定电压表示在理想条件下恒定的电压，并能是可以随温度 等的变化而略微变化的电压。 [0039] 在本说明书里面，基准电压表示在理想条件下恒定的电压，并能是可以随温度 等的变化而略微变化的电压。 [0040] 在本说明书里面，恒定电流表示在理想条件下恒定的电流，并能是可以随温度 等的变化而略微变化的电流。 [0041] 在本说明书里面，MOSFET表示其栅极具有由至少三个层组成的结构的晶体管，所述 至少三个层是：具有低电阻值的导体或半导体(例如多晶硅)层；绝缘体层；以及P型、N型或 本征半导体层。也就是说，MOSFET可具有除了金属、氧化物与半导体的三层结构之外的任 何栅极结构。 [0042] 第一实施方式 [0043] 图1是示出根据第一实施方式的线性电源电路的一个配置示例的示意图。图1所示 的线性电源电路包括输入端子T1、输出端子T2、第一输出晶体管1、驱动器2、基准电压发生 器3、电阻器4和5、以及相位补偿电路8。线性电源电路还具有外部地连接到它的输出电容器 6和负载7。 [0044] 第一输出晶体管1被提供在输入端子T1和输出端子T2之间，输入电压VIN施加到输 入端子T1，输出电压VOUT施加到输出端子T2。 [0045] 驱动器2驱动第一输出晶体管1和第二输出晶体管，这稍后将进行描述。具体地，驱 动器2将栅极信号G1供给到第一输出晶体管1的栅极，并经由电阻器82供给到第二输出晶体 管81的栅极，从而驱动第一输出晶体管1和第二输出晶体管81。第一输出晶体管1和第二输 出晶体管81的电导率(换句话说，其接通电阻值)通过栅极信号G1来控制。在图1所示的配置 6 6 CN 116940913 A 说明书 4/10页 中，第一输出晶体管1和第二输出晶体管81利用PMOSFET来实施。因此，随着栅极信号G1的电 压电平降低，第一输出晶体管1和第二输出晶体管81的电导率增加，并且输出电压VOUT上 升。换句线的电压电平增加，第一输出晶体管1和第二输出晶体管81的 电导率降低，并且输出电压VOUT下降。第一输出晶体管1和第二输出晶体管81可通过 NMOSFET或双极晶体管代替PMOSFET来实施。 [0046] 驱动器2包括差分放大器21、电容22、PMOSFET 23、电流放大器24和PMOSFET 25。 [0047] 差分放大器21的反相输入端子(‑)被供给反馈电压VFB，并且差分放大器21的非反 相输入端子(+)被供给基准电压VREF。基于反馈电压VFB和基准电压VREF之间的差ΔV(＝ VFB‑VREF)，驱动器2驱动第一输出晶体管1和第二输出晶体管81。随着差ΔV增加，驱动器2 升高栅极信号G1的电压电平；随着差ΔV减小，驱动器2降低栅极信号G1的电压电平。 [0048] 电容22的一个端子被供给差分放大器21的输出，并且电容22的另一个端子被供给 接地电位。 [0049] PMOSFET 23的源极被供给输出电压VOUT，并且PMOSFET 23的栅极被供给基于差分 放大器21的输出的电压(即，差分放大器21与电容22之间的连接节点处的电压)。PMOSFET  23将基于差分放大器21的输出的电压转换成电流以从其漏极输出该电流。差分放大器21和 电容22之间的连接节点在高频带中接地，并且这有助于实现驱动器2的快速响应。 [0050] 差分放大器21和PMOSFET 23的耐受电压低于电流放大器24的耐受电压。差分放大 器21的增益低于电流放大器24的增益。这有助于减小差分放大器21和PMOSFET 23的尺寸。 [0051] 电流放大器24放大从PMOSFET 23的漏极输出的电流Ia。电流放大器24的电源电压 是恒定电压VREG。即，电流放大器24根据恒定电压VREG和接地电位之间的电压做相关操作。 [0052] PMOSFET 25与第一输出晶体管1一起构成电流镜电路。PMOSFET 25将从电流放大 器24输出的电流Ib转换成电压以将此电压供给到第一输出晶体管1的栅极。 [0053] 基准电压发生器3产生基准电压VREF。电阻器4和5产生反馈电压VFB作为输出电压 VOUT的分压电压。 [0054] 从输出端子T2向输出电容器6和负载7供应输出电压VOUT。 [0055] 相位补偿电路8包括第二输出晶体管81、电阻器82、电容器83和运算放大器84。顺 便提及，如与该实施方式的配置不同的，其中在第一输出晶体管1和第二输出晶体管81的栅 极电位之间可以发生延迟的配置允许省略电阻器82和电容器83。 [0056] 第二输出晶体管81与第一输出晶体管1并联连接。也就是说，第二输出晶体管81的 源极连接到第一输出晶体管1的源极，并且第二输出晶体管81的漏极连接到第一输出晶体 管1的漏极。在该实施方式中，第二输出晶体管81的尺寸大于输出晶体管1的尺寸，使得通过 第二输出晶体管81的电流高于通过第一输出晶体管1的电流。这里，“尺寸”具体地是“面 积”。 [0057] 电阻器82的一个端子连接到第一输出晶体管1和PMOSFET 25的栅极，并且电阻器 82的另一个端子连接到第二输出晶体管81的栅极。 [0058] 电容器83被提供在第二输出晶体管81的栅极和源极之间。在该实施方式中，第二 输出晶体管81的寄生电容器用作电容器83。替代地，除了第二输出晶体管81的寄生电容器 之外的电容器可以用作电容器83，或第二输出晶体管81的寄生电容器连同除了第二输出晶 体管81的寄生电容器之外的电容器一起能用作电容器83。使用除了第二输出晶体管81的 7 7 CN 116940913 A 说明书 5/10页 寄生电容器之外的电容器作为电容器83的一部分允许容易调整电容器83的电容值。优选 地，电容器83的电容值高于寄生电容CPD的电容值。相位补偿电路8还可以包括被提供在第 二输出晶体管81的栅极和漏极之间的电容。 [0059] 运算放大器84是抑制第一输出晶体管1和第二输出晶体管81的栅极之间的电位差 的电位差抑制器的一个示例。电位差抑制器可以被配置为例如监测第一输出晶体管1和第 二输出晶体管81的栅极处的电压之间的电压差，并且如果电压差等于或大于预定值，输出 控制信号以控制第一输出晶体管1和第二输出晶体管81的栅极处的电压中的至少一个，以 便减小第一输出晶体管1和第二输出晶体管81的栅极之间的电位差。在该实施方式中，运算 放大器84输出刚刚提到的控制信号。 [0060] 运算放大器84具有输入偏移电压84A。运算放大器84的非反相输入端子(+)连接到 第一输出晶体管1的栅极。运算放大器84的反相输入端子(‑)和输出端子连接到第一输出晶 体管1的栅极。利用该配置，如果第一输出晶体管1和第二输出晶体管81的栅极之间的电位 差变得等于或高于输入偏移电压84A，则运算放大器84操作为保持第一输出晶体管1和第二 输出晶体管81的栅极之间的电位差等于输入偏移电压84A。 [0061] 图2是示出运算放大器84的一个配置示例的示意图。图2所示的配置示例的运算放 大器84包括作为第一输入差分对晶体管的NMOSFET  841、作为第二输入差分对晶体管的 NMOSFET  842、构成电流镜电路的PMOSFET  843和844、以及用作源极跟随器输出级的 NMOSFET 845。 [0062] 上述电流镜电路向NMOSFET 841供给第一电流，并且向NMOSFET 842供给作为第一 电流的镜像电流的第二电流。 [0063] NMOSFET 841的源极用作运算放大器84的非反相输入端子(+)，NMOSFET 842的源 极用作运算放大器84的反相输入端子(‑)，并且NMOSFET 845的源极用作运算放大器84的输 出端子。偏置电压Vb施加到NMOSFET 841和842的栅极。NMOSFET 841的漏极连接到PMOSFET  843的漏极和NMOSFET 845的栅极。NMOSFET 842的漏极连接到PMOSFET 844的漏极和栅极以 及PMOSFET  843的栅极。输入电压VIN供给到PMOSFET 843的源极、PMOSFET 844的源极和 NMOSFET 845的漏极。NMOSFET 845的源极连接到NMOSFET 842的源极。 [0064] 在图2所示的配置示例的运算放大器84中，至少通过给予NMOSFET 841和842不同 的沟道宽度与沟道长度比或通过给予第一和第二电流不同的值(将上述电流镜电路的镜像 比设置为不是1)来产生输入偏移电压84A。利用这种配置，容易将输入偏移电压84A精确地 设置为设计值。 [0065] 图3是示出图1所示的线性电源电路中的电流放大器24的一个配置示例的示意图。 电流放大器24包括电流阱(current‑sink)电流镜电路CM_1、CM_2、…、CM_n以及电流源 (current‑source)电流镜电路CM_3、…、CM_n‑1(但是CM_n‑1未在图2B中示出)。在电流阱电 流镜电路CN_1和产生恒定电流I1的恒定电流源SC1的一端与电流阱电流镜电路CM_n的另一 端之间，从电流放大器24的输入端到输出端，交替地布置有电流阱电流镜电路和电流源电 流镜电路以便放大电流。放大的电流最终在最后级中变成要被转换成电压以用作栅极信号 G1的电流Ib。 [0066] 图4是示出在图1所示的线性电源电路中输入电压VIN、第一输出晶体管1和第二输 出晶体管81分别的栅极电压以及输出电压VOUT之间的关系的示意图。在图4中，竖直轴表示 8 8 CN 116940913 A 说明书 6/10页 电压，并且水平轴表示时间。因此，图4示出了输入电压VIN、输出电压VOUT、驱动第一输出晶 体管1的栅极电压VPG(栅极信号G1)以及驱动第二输出晶体管81的栅极电压VPGF中的每一 个随时间的变化。 [0067] 图4揭示了以下内容。在输入电压VIN开始从4.75V上升到16V的时间点t1处，栅极 电压VPG和VPGF都开始上升，并且这里，栅极电压VPGF在没有与栅极电压VPG上升的延迟的 情况下上升。也就是说，栅极电压VPG和VPGF一起上升。这是由于运算放大器84抑制了栅极 电压VPG和VPGF之间的电压差。 [0068] 分别注意第一输出晶体管1和第二输出晶体管81的电导率，栅极电压VPG和VPGF之 间的被抑制电压差导致这些晶体管之间的被抑制电导率差。这有助于抑制输出电压VOUT中 的过冲，并且防止输出电压VOUT超过5V的目标输出电压太远。 [0069] 第二实施方式 [0070] 图5是示出根据第二实施方式的线性电源电路的配置的示意图。在图5中，如在图1 中找到其对应部分的这些部分由相同的附图标记标识，并且将不再重复对它们的详细描 述。 [0071] 在该实施方式中，驱动器2包括差分放大器21’、电容22’、NMOSFET 23’、电流放大 器24和PMOSFET 25。 [0072] 差分放大器21’输出与反馈电压VFB和基准电压VREF之间的差相对应的电压。差分 放大器21’的电源电压是第一恒定电压VREG1。也就是说，差分放大器21’根据第一恒定电压 VREG1和接地电位之间的电压做相关操作。 [0073] 差分放大器21’和NMOSFET 23’的耐受电压低于电流放大器24的耐受电压。差分放 大器21’的增益低于电流放大器24的增益。这有助于减小差分放大器21’和NMOSFET 23’的 尺寸。 [0074] 电容22’的一个端子被供给差分放大器21’的输出，并且电容22’的另一个端子被 供给输出电压VOUT。代替输出电压VOUT，取决于输出电压VOUT的电压可以被供给到电容22 的另一个端子。 [0075] NMOSFET 23’的源极被供给接地电位，并且NMOSFET 23’的栅极被供给基于差分放 大器21’的输出的电压(即，差分放大器21’与电容22’之间的连接节点处的电压)。NMOSFET  23’将基于差分放大器21’的输出的电压转换成电流以从其漏极输出该电流。差分放大器 21’和电容22’之间的连接节点用作高频带中的输出电压VOUT接地(正接地)，并且这有助于 实现驱动器2的快速响应。 [0076] 电流放大器24放大从NMOSFET 23’的漏极输出的电流Ia。电流放大器24的电源电 压是第二恒定电压VREG2。也就是说，电流放大器24根据第二恒定电压VREG2和接地电位之 间的电压做相关操作。第一恒定电压VREG1和第二恒定电压VREG2可具有相等的值，或可以 具有不同的值。在该配置示例中，电流Ia从电流放大器24传递到NMOSFET 23’，并且因此电 流放大器24可以利用例如如图6所示的电路配置来实施。 [0077] 图5所示的该实施方式的线性电源电路中的相位补偿电路类似于图1所示的第一 实施方式的线性电源电路中的相位补偿电路。因此，它发挥了抑制输出电压VOUT中的过冲 的类似效果。此外，即使在输出电压VOUT的低设定值的情况下，图5所示的该实施方式的线 性电源电路也可以确保差分放大器21’的操作。顺便提及，在低电压用作输入电压VIN的情 9 9 CN 116940913 A 说明书 7/10页 况下，代替第一恒定电压VREG1，输入电压VIN可以用作差分放大器21’的电源电压，并且代 替第二恒定电压VREG2，输入电压VIN可以用作电流放大器24的电源电压。 [0078] 第三实施方式 [0079] 图7是示出根据第三实施方式的线性电源电路的配置的示意图。图7所示的线性电 源电路由将相位补偿电路8应用于具备众所周知的PMOS源极接地输出级的线性电源电路而 产生。 [0080] 图7所示的具备PMOS源极接地输出级的线性电源电路作为传统技术是众所周知 的，并且因此将不给出其详细描述。此外，利用图7所示的线性电源电路，可以通过抑制第一 输出晶体管Q1和第二输出晶体管81之间的电导率差来抑制输出电压中的过冲。 [0081] 如上所述，本文公开的根据本发明的相位补偿电路不仅可以应用于根据第一和第 二实施方式的线性电源电路，而且可以应用于通常包括多个输出晶体管的配置。 [0082] 应用示例1 [0083] 图8是半导体集成电路装置的外部视图。图8所示的半导体集成电路装置具有外部 引脚P1至P14，并且包含内部电源9。内部电源9是根据前述第一至第三实施方式的线性电源 电路中的一个，并且在它以这种方式被包含的情况下，是否提供输出电容器并不重要。内部 电源9向图8所示的半导体集成电路装置中的至少一些电路供应内部供应电压Vreg(即，线 性电源电路的输出电压VOUT)。 [0084] 应用示例2 [0085] 图9是车辆X的外部视图。该配置示例的车辆X1包含通过被供应有从未示出的电池 输出的电压而进行操作的各种电子设备X11至X18。为了方便起见，在示意图中，电子设备 X11至X18可以被示出在与它们实际布置在何处不同的位置处。 [0086] 电子设备X11是执行关于发动机的控制(喷射控制、电子节气门控制、怠速控制、氧 传感器加热器控制、自动巡航控制等)的发动机控制单元。 [0087] 电子设备X12是控制HID(高强度放电灯)、DRL(日间行车灯)等的点亮和熄灭的灯 控制单元。 [0088] 电子设备X13是执行关于变速器的控制的变速器控制单元。 [0089] 电子设备X14是执行关于车辆X1的移动的控制(ABS[防抱死制动系统]控制、EPS [电动助力转向]控制、电子悬架控制等)的移动控制单元。 [0090] 电子设备X15是驱动和控制门锁、防盗报警器等的安全控制单元。 [0091] 电子设备X16包括在工厂装运阶段作为标准或制造商装配的设备包含在车辆X1中 的电子设备，诸如雨刷器、电动侧视镜、电动窗、阻尼器(减震器)、电动天窗和电动座椅。 [0092] 电子设备X17包括可选地作为用户安装的设备安装到车辆X1的电子设备，例如A/V (音频/视频)设备、汽车导航系统和ETC(电子收费控制系统)。 [0093] 电子设备X18包括具备高耐受电压电机的电子设备，诸如车载鼓风机、油泵、水泵 和电池冷却风扇。 [0094] 先前描述的任何线性电源电路都可以内置在电子设备X11至X18中的任一个中。 [0095] 注释 [0096] 上述实施方式在每个方面都是说明性的而不是限制性的，并且本文公开的权利要 求技术范围不是由上述实施方式的描述限定，而是由所附权利要求限定，并且应被理解为 10 10 CN 116940913 A 说明书 8/10页 包含在意义上等同于所要求保护的内容的范围内进行的任何修改。 [0097] 相位补偿电路可以是能够抑制用于彼此并联连接的晶体管的驱动信号之间的延 迟的任何电路，并且其电路配置不限于仅作为示例描述的相位补偿电路8的电路配置。 [0098] 根据本文公开的内容的一个方面，一种线性电源电路包括：输出级，所述输出级在 输入电压被施加到的输入端子(T1)与输出电压被施加到的输出端子(T2)之间，所述输出级 包括彼此并联连接的第一输出晶体管(1)和第二输出晶体管(81)；驱动器(2)，所述驱动器 被配置为基于基于所述输出电压的电压与基准电压之间的差来驱动所述第一输出晶体管 和所述第二输出晶体管；以及电位差抑制器(84)，所述电位差抑制器被配置为抑制所述第 一输出晶体管的控制端子与所述第二输出晶体管的控制端子之间的电位差。(第一配置) [0099] 上述第一配置的线性电源电路抑制第一和第二输出晶体管的控制端子之间的电 位差。因此可以抑制由可归因于用于相位补偿的电阻器和电容器引起的延迟引起的输出电 压中的过冲。 [0100] 在上述第一配置的线性电源电路中，所述电位差抑制器可以被配置为监测所述第 一输出晶体管的所述控制端子处的电压与所述第二输出晶体管的所述控制端子处的电压 之间的电压差，如果所述电压差等于或大于预定值，则输出控制信号以控制所述第一输出 晶体管和所述第二输出晶体管的所述控制端子处的所述电压中的至少一个，以便减小所述 第一输出晶体管和所述第二输出晶体管的所述控制端子之间的所述电位差。(第二配置) [0101] 上述第二配置的线性电源电路防止第一和第二输出晶体管的控制端子之间的电 位差变得等于或大于预定值。因此可以可靠地抑制由可归因于用于相位补偿的电阻器和电 容器引起的延迟引起的输出电压中的过冲。 [0102] 在上述第二配置的线性电源电路中，所述电位差抑制器可以包括运算放大器，并 且所述运算放大器可以输出所述控制信号。(第三配置) [0103] 利用上述第三配置的线性电源电路，可以以简单的配置构建电位差抑制器。 [0104] 在上述第三配置的线性电源电路中，所述运算放大器可具有输入偏移电压。所 述运算放大器的非反相输入端子可以连接到所述第一输出晶体管的所述控制端子，并且所 述运算放大器的反相输入端子和输出端子可以连接到所述第一输出晶体管的所述控制端 子。(第四配置) [0105] 利用上述第四配置的线性电源电路，利用输入偏移电压可以容易地防止第一和第 二输出晶体管的控制端子之间的电位差变得等于或大于预定值。 [0106] 在上述第四配置的线性电源电路中，所述运算放大器可以包括：第一输入差分对 晶体管，所述第一输入差分对晶体管连接到所述第一输出晶体管的所述控制端子；第二输 入差分对晶体管，所述第二输入差分对晶体管连接到所述第二输出晶体管的所述控制端 子；以及电流镜电路，所述电流镜电路被配置为向所述第一输入差分对晶体管供给第一电 流，并且向所述第二输入差分对晶体管供给作为所述第一电流的镜像电流的第二电流。所 述输入偏移电压可以通过以下中的任一个来产生：通过使用MOS晶体管作为所述第一输入 差分对晶体管和所述第二输入差分对晶体管，并且给予所述MOS晶体管不同的沟道宽度与 沟道长度比，或通过给予所述第一电流和所述第二电流不同的值。(第五配置) [0107] 利用上述第五配置的线性电源电路，容易将输入偏移电压精确地设置为设计值。 [0108] 上述第一至第五配置中的任何一个的线性电源电路还可以包括：电阻器(82)，所 11 11 CN 116940913 A 说明书 9/10页 述电阻器在所述第一输出晶体管和所述第二输出晶体管的所述控制端子之间；以及电容器 (83)，所述电容器的一个端子连接到所述输入端子，并且所述电容器的另一个端子连接到 所述电阻器与所述第二输出晶体管的所述控制端子之间的连接节点。(第六配置) [0109] 利用上述第六配置的线性电源电路，可以在没有电路面积的极大增加的情况下实 现相位补偿。 [0110] 在上述第六配置的线性电源电路中，所述电容器可以是所述第二输出晶体管的寄 生电容器。(第七配置) [0111] 利用上述第七配置的线性电源电路，可以更有效地抑制电路面积的增加。 [0112] 在上述第六或第七配置的线性电源电路中，所述电容器的电容值高于所述输出晶 体管的连接到所述输入端子的第一端子与所述第一输出晶体管的所述控制端子之间的电 容(CPD)的电容值。(第八配置) [0113] 利用上述第八配置的线性电源电路，容易实现相位补偿。 [0114] 在上述第六至第八配置中的任何一个的线性电源电路中，所述电容器可以包括电 容，该电容不同于存在于所述第二输出晶体管的连接到所述输入端子的所述第一端子与所 述第二输出晶体管的所述控制端子之间的寄生电容。(第九配置) [0115] 利用上述第九配置的线性电源电路，容易调整电容器的电容值。 [0116] 在上述第一至第九配置中的任何一个的线性电源电路中，所述第一输出晶体管和 所述第二输出晶体管可以具有不一样的尺寸。(第十配置) [0117] 利用上述第十配置的线性电源电路，可以使通过第一和第二输出晶体管的电流大 小不同。 [0118] 在上述第十配置的线性电源电路中，所述第二输出晶体管的尺寸可以大于第一输 出晶体管的尺寸。(第十一配置) [0119] 利用上述第十一配置的线性电源电路，可以使通过第二输出晶体管的电流高于通 过第一输出晶体管的电流。 [0120] 在上述第一至第十一配置中的任何一个的线性电源电路中，所述输出级可以被配 置为PMOS源极接地电路。(第十二配置) [0121] 利用上述第十一配置的线性电源电路，可以在输出级中获得高电压增益。 [0122] 根据本文公开的内容的另一方面，一种车辆包括上述第一至第十二配置中的任何 一个的线性电源电路。(第十三配置) [0123] 利用上述第十三配置的车辆，能抑制线性电源电路的输出电压中的过冲。 [0124] 附图标记列表 [0125] 1 第一输出晶体管 [0126] 2 驱动器 [0127] 3 基准电压发生器 [0128] 4、5  电阻器 [0129] 6 输出电容器 [0130] 7  负载 [0131] 8 相位补偿电路 [0132] 21、21’ 差分放大器 12 12 CN 116940913 A 说明书 10/10页 [0133] 22、22’ 电容 [0134] 23 PMOSFET(转换器的一个示例) [0135] 23’ NMOSFET(转换器的另一示例) [0136] 24  电流放大器 [0137] 81 第二输出晶体管 [0138] 82  电阻器 [0139] 83  电容 [0140] 84 运算放大器 [0141] 84A 输入偏移电压 [0142] T1 输入端子 [0143] T2 输出端子 [0144] X 车辆 13 13 CN 116940913 A 说明书附图 1/9页 图1 14 14 CN 116940913 A 说明书附图 2/9页 图2 图3 15 15 CN 116940913 A 说明书附图 3/9页 图4 16 16 CN 116940913 A 说明书附图 4/9页 图5 17 17 CN 116940913 A 说明书附图 5/9页 图6 图7 18 18 CN 116940913 A 说明书附图 6/9页 图8 图9 19 19 CN 116940913 A 说明书附图 7/9页 图10 20 20 CN 116940913 A 说明书附图 8/9页 图11 21 21 CN 116940913 A 说明书附图 9/9页 图12 22 22

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